計算機架構與系統實驗室

Computer Architecture and System Laboratory

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  • 可供轉移之技術

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邏輯系統實習 (103 Spring)

最新消息

02/25 開學快樂
03/09 A班第一次實驗結報內容:
封面 (格式如 課程介紹、分組及實驗室相關規定 內所述)
心得 (兩人都要寫)
挑戰題結果 (如果有作)
03/18 Lab2 挑戰題 參考結果: 3 bits full adder with 7 segments LED
03/18 B班第二次實驗結報內容:
封面 (格式如 課程介紹、分組及實驗室相關規定 內所述)
心得(兩人都要寫)
實作題三腳位的對應表與七段顯示器兩張數字圖
挑戰題結果與討論 (如果有作)
03/23 A班第三次實驗結報內容:
封面及心得
03/30 A班第四次實驗結報繳交期限: 4/12
請未完成實作或缺席的組別在其他時段補作
04/20 A班第六次實驗結報內容:
封面、心得
練習2、練習4虛擬面板顯示結果
挑戰題程式碼、虛擬面板顯示結果
05/04 Lab8 講義更新
05/11 Lab9 結報請附狀態圖
A班期末Demo公告 點我
06/07 A班Demo時請記得攜帶投影片檔案
06/08 A班和B班 Demo投影片請先上傳至 ftp logic_lab_final_demo_2015資料夾
06/14 B班最後通知: 請第一組、第二組、第七組、第十組上傳期末專題的完整報告,至少包含程式碼、報告。請第九組上傳程式碼(請再包成完整壓縮檔上傳)。如再未上傳期末專題部分的分數將以零分計算。另外,請各組確保你們lab1-9每一次的捷報都有上傳至該資料夾,沒有上傳者該次實驗也將以零分計算。

課程資訊

Instructor 陳中和 教授chchen@mail.ncku.edu.tw

TA
徐 鏞csh01279@gmail.com (A班)
謝宛珊vanaheim.wen@gmail.com (A班)
齊 元jimbochi47@gmail.com (B班)
許冠傑jk78346@gmail.com (B班)
Classroom 92433R,EE Department Building
Course Time Monday 12:10 ~ 15:00 (A班)
Wednesday 15:10 ~ 18:00 (B班)
Textbook Verilog 硬體描述語言(Verilog HDL) ─原著:Samir Palnitkar、原出版社: Prentice Hall;編譯: 黃英叡, 黃稚存, 張銓淵, 江文啟 、全華科技圖書
Grading 50% 實驗課 ( 共10次 )
20% 期末上機考
30% 期末專題實作


課程行程表

  • 1.紅底日期為放假日,請注意班別
  • 2.課程講義請至下方 下載區 下載
週次 日期 日期 上課內容
A班 B班
N/A 2/25 課程介紹
3/2 3/4 課程介紹
3/9 3/11 lab1
3/16 3/18 lab2
3/23 3/25 lab3
3/30 4/1 A班 lab4,B班 春假
4/6 4/8 A班 春假,B班 lab4
4/13 4/15 lab5
4/20 4/22 lab6
4/27 4/29 lab7
十ㄧ 5/4 5/6 lab8
十二 5/11 5/13 lab9
十三 5/18 5/20 準備Demo
十四 5/25 5/27 準備Demo
十五 6/1 6/3 準備Demo
十六 6/8 6/10 A班 奇數組 Demo , 6/10 B班 全班 Demo
十七 6/15 6/17 A班 偶數組 Demo
十八 6/22 6/24
十九 6/29 N/A

上課講義下載

course/logic_system_practice.1434276511.txt.gz · 上一次變更: 2015/06/14 10:08 由 jk78346