邏輯系統實習 (103 Spring)

最新消息

02/25	開學快樂
03/09	A班第一次實驗結報內容: 封面 (格式如課程介紹、分組及實驗室相關規定內所述) 心得 (兩人都要寫) 挑戰題結果 (如果有作)
03/18	Lab2 挑戰題參考結果: 3 bits full adder with 7 segments LED
03/18	B班第二次實驗結報內容: 封面 (格式如課程介紹、分組及實驗室相關規定內所述) 心得(兩人都要寫) 實作題三腳位的對應表與七段顯示器兩張數字圖挑戰題結果與討論 (如果有作)
03/23	A班第三次實驗結報內容: 封面及心得
03/30	A班第四次實驗結報繳交期限: 4/12 請未完成實作或缺席的組別在其他時段補作
04/20	A班第六次實驗結報內容: 封面、心得練習2、練習4虛擬面板顯示結果挑戰題程式碼、虛擬面板顯示結果
05/04	Lab8 講義更新
05/11	Lab9 結報請附狀態圖 A班期末Demo公告點我
06/07	A班Demo時請記得攜帶投影片檔案
06/08	A班和B班 Demo投影片請先上傳至 ftp logic_lab_final_demo_2015資料夾
06/14	B班最後通知: 請第一組、第二組、第七組、第十組上傳期末專題的完整報告，至少包含程式碼、報告。請第九組上傳程式碼(請再包成完整壓縮檔上傳)。如再未上傳期末專題部分的分數將以零分計算。另外，請各組確保你們lab1-9每一次的結報都有上傳至該資料夾，沒有上傳者該次實驗也將以零分計算。

Instructor	陳中和教授 chchen@mail.ncku.edu.tw
TA	徐　鏞csh01279@gmail.com (A班) 謝宛珊vanaheim.wen@gmail.com (A班) 齊　元jimbochi47@gmail.com (B班) 許冠傑jk78346@gmail.com (B班)
Classroom	92433R,EE Department Building
Course Time	Monday 12:10 ~ 15:00 (A班) Wednesday 15:10 ~ 18:00 (B班)
Textbook	Verilog 硬體描述語言(Verilog HDL) ─原著:Samir Palnitkar、原出版社: Prentice Hall；編譯: 黃英叡, 黃稚存, 張銓淵, 江文啟、全華科技圖書
Grading	50% 實驗課 ( 共10次 ) 20% 期末上機考 30% 期末專題實作